1

АЛМАТИНСКИЙ ИНСТИТУТ ЭНЕРГЕТИКИ И СВЯЗИ

Кафедра электроники и компьютерных технологий

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ

конспект лекций для студентов специальности 050719 –

Радиотехника, электроника и телекоммуникации дистанционной формы обучения

Алматы 2006

СОСТАВИТЕЛЬ: С.Н.Петрищенко. Цифровые устройства и микропроцессоры. Конспект лекций для студентов специальности 050719 – Радиотехника, электроника и телекоммуникации дистанционной формы обучения. - Алматы: АИЭС, 2006. – 36 с.

Приведены арифметические и логические основы построения цифровых устройств, излагаются принципы построения и функционирования логических элементов, дешифраторов, сумматоров, мультиплексоров, триггеров, счетчиков, регистров, микросхем памяти. Описана структура и система команд микропроцессора фирмы Intel 8080А, рассмотрены принципы организации микропроцессорной системы.

Курс лекций предназначен для студентов специальности Радиотехника, электроника и телекоммуникации.

Ил. 24, табл. 5, библиогр. – 9 назв.

Рецензент: канд.тех.наук, доц. С.В.Коньшин.

Печатается по плану издания Алматинского института энергетики и связи на 2006 г.

Лекция №1

Арифметические и логические основы цифровой техники

Содержание лекции:

- введение основных понятий и определений цифровой техники, арифметика, представление и кодирование двоичных чисел, алгебра логики.

Цели лекции:

- ознакомиться с основными понятиями цифровой техники, освоить правила перевода чисел из одной системы счисления в другую и двоичной арифметики, способы представления и кодирования двоичных чисел, изучить аксиомы, основные законы и правила алгебры логики.

Информация, воплощенная в некоторой материальной форме, называется сообщением или сигналом. Сигналы могут носить аналоговый (непрерывный), либо дискретный (цифровой) характер, когда изменяемая величина (функция) может иметь место только при конкретных значениях времени. Цифровые сигналы состоят только из последовательности двух цифр 1 и 0. Существуют две формы представления цифровых сигналов: потенциальная и импульсная. В первом случае наибольшей физической величине, например, напряжению соответствует логическая 1, наименьшему – логический 0 (положительная логика), если все наоборот, то имеет место отрицательная логика. Во втором случае появление импульса в определенный момент времени соответствует логической 1, его отсутствие – логическому 0.

Цифровая техника использует двоичную систему счисления, так как обрабатывает числа, представленные только в двоичной форме. Однако, для сокращенной формы записи двоичных чисел в микропроцессорной технике применяют восьмеричную и шестнадцатеричную системы счисления.

Система счисления – это способ записи чисел цифровыми символами. Системы счисления делят на непозиционные и позиционные. В непозиционной системе счисления значение символа не зависит от его положения в числе, а в позиционных – зависит. Например, в десятичном числе 222 первая цифра слева означает сотни, вторая – десятки, третья – единицы.

Любое число в любой системе счисления можно записать в виде следующего полинома

где q – основание системы счисления;

- коэффициенты при степенях основания (),

- веса разрядов числа.

В двоичной системе счисления q = 2 и используются два коэффициента (1 и 0). Двоичное число 101101,101 можно представить в виде следующего полинома .

Основной арифметической операцией, которая используется в цифровых устройствах, является сложение, так как вычитание легко свести к сложению путем изменения на обратный знак вычитаемого, а умножение и деление - к операциям сложения и некоторых логических действий. Для арифметического сложения или вычитания двоичных чисел необходимо помнить, что две логические 1 не могут находиться в одном разряде, то есть они переходят в соседний старший разряд в качестве одной логической 1.

В восьмеричной системе счисления счисления q = 8 и используются восемь коэффициентов (0,1,2,3,4,5,6,7). Восьмеричное число можно представить в виде следующего полинома .

В шестнадцатеричной системе счисления q = 16 и используются шестнадцать коэффициентов (цифры от 0 до 9 и буквы начала латинского алфавита A,B,C,D,E,F). Шестнадцатеричное число можно представить полиномом .

Как видно из приведенных примеров сложение членов полинома, отражающего ту или иную систему счисления, дает десятичный эквивалент.

Перевод дробного числа из десятичной в другую систему счисления осуществляется в два этапа: а) переводится целая часть числа делением ее на основание системы счисления до остатка, меньшего этого основания, при этом полученное число записывается справа налево; б) переводится дробная часть числа умножением ее на основание системы счисления до получения либо нулевого остатка после запятой, либо до заданной степени точности, при этом полученное число записывается слева от запятой сверху вниз. На рисунке 1 приведен пример перевода десятичного числа 45,75 в двоичное.

1) 45 2 2) 0,75

1 22 2 2

0 11 2 1,50

1 5 2 1,00

1 2 2

0 1

Ответ: 45,75₁₀ = 101101,11₂

Рисунок 1

Для обратного перевода достаточно сложить веса единичных разрядов двоичного числа .

В вычислительной технике используются две формы представления чисел: с фиксированной и плавающей точкой. В первом случае старший разряд числа отводится под знак (1 – минус, 0 – плюс), а остальные разряды – для хранения абсолютного значения числа. Точка, отделяющая целую часть от дробной, должна занимать фиксированное (неизменное) положение. Во втором случае числа представляются в показательной форме , где - мантисса, S – основание, r – порядок.

Двоичные числа в цифровой технике можно представлять в трех кодах: прямом, обратном и дополнительном. Запись самого двоичного числа есть прямой код. Если все разряды числа, исключая знаковый, изменить на обратные значения, то получим двоичное число в обратном коде. Если к двоичному числу, представленному в обратном коде , прибавить к младшему разряду логическую единицу, то получим число в дополнительном коде.

В таблице 1 представлен натуральный ряд десятичных чисел в порядке возрастания, которым соответствует свой двоичный эквивалент.

Таблица 1

0	1	2	3	4	5	6	7	8	9	10	11	12	13	…
0	1	01	11	100	101	110	111	1000	1001	1010	1011	1100	1101	…

Недостатки данного способа кодирования десятичных чисел: а) для увеличения диапазона однозначности десятичных чисел нужно увеличивать разрядность устройств; б) технически трудно реализовать переход от натурального кода к десятичной системе.

Этих недостатков лишена двоично-десятичная система кодирования, которая присваивает каждой десятичной цифре от 0 до 9 свой двоичный эквивалент в виде тетрады, то есть четырехразрядного двоичного числа. При таком способе кодирования, например, десятичное число 37 можно представить, согласно таблице 1, как 0011 0111. Таким образом, при двоично-десятичном кодировании сохраняется десятичная система счисления при двоичной форме представления десятичных чисел.

Математической базой для анализа и синтеза работы цифровых устройств служит алгебра логики, в основе которой лежат три логические функции: логическое сложение (дизъюнкция), логическое умножение (конъюнкция) и логическое отрицание (инверсия). На рисунке 2 представлены логические элементы ИЛИ,И,НЕ соответственно реализующие эти функции.

ИЛИ И НЕ

1

х

Y

∙ ∙

Рисунок 2

При логическом сложении входных двоичных переменных выход всегда будет равен логической 1, если хотя бы на один вход логического элемента ИЛИ поступает логическая 1. На выходе будет логический 0, если на все входы поступают логические 0. При логическом умножении входных двоичных переменных выход всегда будет равен логическому 0, если хотя бы на один вход логического элемента И поступает логический 0. На выходе будет логическая 1, если на все входы поступают логические 1. При логическом отрицании выход логического элемента НЕ всегда инвертирует двоичное значение его входа. На практике большим применением пользуются комбинированные логические элементы ИЛИ-НЕ, И-НЕ, которые выполняют две логические функции: логическое сложение с отрицанием результата и логическое умножение с отрицанием результата соответственно. При построении цифровых устройств логичесие элементы И,ИЛИ,НЕ составляют основной базис, а комбинированные– универсальный.

Логическую функцию можно задать структурной формулой, то есть равенством, в левой части которого записана буква, обозначаюшая логическую функцию, а в правой – логическое выражение.

Существуют две формы записи логических выражений: совершенная дизъюнктивная нормальная форма (СДНФ) и совершенная конъюнктивная нормальная форма (СКНФ).

СДНФ – это логическая сумма минтермов, на которых логическая функция равна единице. Минтерм – это логическое произведение входных переменных, преставленных с отрицанием или без него.

СКНФ – это логическое произведение макстермов, на которых логическая функция равна нулю. Макстерм – это логическая сумма входных преременных, представленных с отрицанием или без него.

При проектировании цифровых устройств часто требуется преобразовать структурные формулы. Для этого используют соотношения, вытекающие из аксиом и законов алгебры логики.

Ниже приведены аксиомы, справедливость которых можно подтвердить, используя рассмотренные выше правила логического сложения, умножения и инверсии.

Пусть - некоторая логическая переменная, тогда

В алгебре логики для логических операций сложения и умножения справедливы законы обычных арифметических операций сложения и умножения: переместительный и сочетательный. У распределительного закона правило раскрытия скобок соответствует обычной алгебре, а правило взятия в скобки имеет место только в алгебре логики.

Рассмотрим некоторые правила алгебры логики, имеющие наибольшее практическое использование для преобразования структурных формул. Правило де Моргана и Это правило позволяет заменить логическое умножение сложением и наоборот. Правило склеивания и На правиле склеивания основаны графические методы карт Карно или диаграмм Вейча для минимизации логических функций.

Лекция №2

Анализ и синтез работы комбинационных устройств

Содержание лекции:

- этапы синтеза комбинационного устройства, анализ работы типовых комбинационных схем.

Цели лекции:

- изучить формы представления логических функций, освоить методы их минимизации и построения структурных схем, получить навыки анализа работы типовых комбинационных микросхем.

Комбинационное устройство (КУ) – это логическое устройство, выход которого определяется только состоянием его входа, то есть зависит от того, какой набор из входных переменных подается в данный момент времени. На рисунке 3 представлено КУ с тремя входами и одним выходом.

КУ

Рисунок 3

Логическую функцию можно задать таблицей истинности, которая для трех входных переменных представлена в таблице 2.

Таблица 2

N	1	2	3	4	5	6	7
	1	0	1	0	1	0	1
	0	1	1	0	0	1	1
	0	0	0	1	1	1	1
	1	0	1	1	0	1	0

В столбцах таблицы 2 записаны возможные наборы значений входных переменных и соответствующие им заданные значения логической функции.

По данным таблицы 2 запишем структурную формулу в виде СДНФ, причем знаки инверсии ставим над теми входными переменными, которые равны 0

Поскольку каждому набору входных переменных соответствует свой десятичный эквивалент, то структурную формулу можно представить в сокращенном виде .

По данным таблицы 2 запишем структурную формулу в виде СКНФ, учитывая, что знак инверсии ставится над теми входными переменными, которые равны 1

Структурная формула в сокращенном виде имеет вид .

Для минимизации структурных формул используются следующие методы: а) графический метод карт Карно или диаграмм Вейча при числе аргументов Х ≤ 5 ; б) при Х > 5 - метод Мак-Класки.

Приведем пример минимизации вышеприведенных структурных формул методом карт Карно. Количество клеток карты определяется по формуле , где n – число входов.

На рисунке 4 приведена заполненная по таблице 2 карта Карно. Из рисунка 4 видно, что каждому набору из входных переменных Х₃Х₂Х₁ соответствует свое значение логической функции в сооветствующей клетке.

Х₂Х₁

0	1	1	0
1	0	0	1

СДНФ: объединяют логические 1

00 01 11 10 СКНФ: объединяют логические 0

Х₃

Рисунок 4

Объединять в карте можно клетки в количестве по модулю два (2,4,8,16), по горизонтали или вертикали, рядом находящиеся или на противоположных сторонах. При объединении двух клеток пропадает одна переменная, при объединении четырех клеток – две переменные, при объединении восьми клеток – три переменные, если в объединенном пространстве эти переменные принимают противоположные значения 1 и 0.

Применяя эти правила к нашему примеру получим следующие минимизированные структурные формулы

ДНФ : ; КНФ: .

Анализируя полученные выражения делаем вывод, что для их схемной реализации в основном базисе (И,ИЛИ,НЕ) понадобится одинаковое число логических элементов ( пять штук). Для реализации в универсальных базисах И-НЕ или в ИЛИ-НЕ над выражениями надо поставить две инверсии и применить правило де Моргана

Из полученных выражений видно, что число логических операций, а значит и логических элементов, в обоих случаях выросло до шести, однако однотипность использования логических элементов делает такую схемную реализацию более привлекательной. На рисунке 5 показан пример структурной схемы в базисе И-НЕ.

Х₃ Х₂ Х₁

Рисунок 5

Исходя из приведенного примера можно сделать вывод, что синтез КУ целесообразно разбить на ряд этапов:

а) запись условий функционирования КУ, которые задаются как логическая функция словесно, таблицей истинности или готовой структурной формулой;

б) запись и минимизация структурной формулы;

в) запись минимизированной структурной формулы в заданном базисе;

г) составление структурной схемы.

В цифровой технике при построении сложных устройств широко применяются не только отдельные логические элементы, но и их комбинации в виде типовых структур, выполняемых как единое целое в виде интегральных микросхем. На рисунке 6 представлены условные обозначения таких типовых комбинационных устройств, как дешифратор с организацией 3 на 8 и прямыми выходами, демультиплексор с организацией ¼, информационным входом D, инверсными выходами и адресными входами 1,2 , сумматор по модулю 2 и полный сумматор.

Дешифратор (DC-decoder) предназначен для распознавания кодовых комбинаций, каждой из которых соответствует свой выход, на котором, в случае прямых выходов фомируется логическая 1, а в случае инверсных – логический 0. Количество выходов дешифратора определяется из соотношения , где n – число входов. Шифратор (CD-coder) выполняет операцию, противоположную дешифратору, то есть кодирует поступающую на его входы информацию. Путем последовательного соединения дешифратора с шифратором можно реализовать преобразование m – элементарного двоичного кода в n – элементарный двоичный код.

Демультиплексор (DMS) предназначен для передачи информации с одного информационного входа на один из выходов в желаемом порядке. Выбор того или иного выхода осуществляется двоичным кодом, поступающим на адресные входы. Число выходов определяется из соотношения , где - число адресных входов. Мультиплексор (MS) выполняет задачу, обратную демультиплексору, то есть передает информацию в желаемом порядке c нескольких входов,на один выход, для чего на его адресные входы подается соответствующий двоичный код. Принцип передачи информации от нескольких независимых источников в один приемник называется мультиплексированием. Путем последовательного соединения мультиплексора с демультиплексором можно получить схему коммутатора, соединяющего источники и приемники информации в соответствии с поступившими адресами.

Сумматор – это устройство, предназначенное для арифметического сложения двоичных или двоично-десятичных чисел. Простейшим сумматором является сумматор по модулю 2, который выпускается под названием ИСКЛЮЧАЮЩЕЕ ИЛИ. Как видно из рисунка 6 он имеет два входа и один выход и способен выдавать логическую 1 только при поступлении на его входы двух неравнозначных сигналов (1 и 0). Применяется для проверки цифровых схем на четность или нечетность. Полный сумматор предназначен для арифметического сложения двух одноразрядных двоичных чисел, для чего он имеет два входа, а третий вход является входом переноса и нужен для сложения многоразрядных чисел. Два выхода сумматора участвуют в формировании суммы и переноса. При последовательном соединении полных сумматоров можно получить сумматор для сложения многоразрядных чисел, причем их количество должно соответствовать числу разрядов складываемых чисел. Достоинством такой схемы является то, что сложение производится одновременно во всех разрядах, а задержка происходит только при передаче сигнала переноса от младшего разряда к старшему.

       DC     0

1                1

                  2

2                3

                4

4                5

                  6

                  7



     DMX    0

1     1/4

2                1



                2



D               3

Рисунок 6

Лекция №3

Анализ и синтез работы последовательностных устройств

Содержание лекции:

- анализ работы типовых последовательностных схем, этапы синтеза последовательностного устройства.

Цели лекции:

- изучить работу триггеров, получить навыки анализа работы типовых последовательностных схем, освоить методику синтеза конечных автоматов.

Последовательностное устройство или конечный автомат – это устройство, выход которого определяется не только состоянием его входа, но и тем состоянием, в котором оно находилось в предшествующий момент времени. На рисунке 7 представлена одна из разновидностей конечного автомата, называемого автоматом Мура.

Рисунок 7

Как видно из рисунка 7 конечный автомат состоит из комбинационного устройства и элементов памяти (ЭП), в качестве которых применяют триггеры. Аналитически работу автомата можно записать как

Синтез конечного автомата сводится к определению типа и количества элементов памяти, а также схемы комбинационного устройства в выбранном базисе.

Триггер – это простейший автомат, который обладает двумя устойчивыми состояниями (1 и 0) и способен переходить из одного состояния в другое под воздействием входных сигналов. При определенной комбинации входных сигналов триггер не изменяет своего состояния, то есть он способен хранить один бит информации, поэтому он является элементарной ячейкой памяти и часто используется для организации триггерных структур памяти.

По способу управления триггеры подразделяют на асинхронные, переключение которых непосредственно зависит от входных сигналов, и синхронные, переключение которых возможно только с поступлением синхроимпульса на специальный вход С, который может иметь как статическое, так и динамическое управление. В первом случае триггеры реагируют на информационные сигналы при подаче на вход С уровня логической 1 (прямой вход) или логического 0 (инверсный вход). Во втором случае триггеры воспринимают информационные сигналы при изменении сигнала на вход С от 0 до 1 (прямой динамический вход) или от 1 до 0 (инверсный динамический вход). Синхронные триггеры со статическим управлением могут иметь двухступенчатую структуру), поэтому они всегда срабатывают по заднему фронту синхроимпульса.

По функциональным возможностям триггеры подразделяют на асинхронные RS-триггеры с прямыми или инверсными входами, универсальный синхронный JK-триггер, Т-триггер (счетный триггер) и D-триггер (триггер задержки). На рисунке 8 соответственно представлены графические обозначения этих триггеров.

Рисунок 8

Как видно из рисунка 8 у всех триггеров для удобства использования предусмотрено два выхода: прямой и инверсный. Выходы триггеров принято обозначать буквой - прямой выход и - инверсный выход.

Переключение RS-триггера с прямыми входами в состояние логической 1 происходит при S=1,R=0, а в состояние логического 0 при S=0, R=1, при этом вход S называется входом установки, а вход R – сбросом. При S=R=0, триггер хранит 1 бит информации, а комбинация S=R=1 – запрещена в силу неопределенности состояния триггера. RS-триггер с инверсными входами делает все наоборот.

JK-триггер реагирует на входные информационные сигналы только при поступлении прямоугольного импульса на вход синхронизации С. Переключение JK-триггера происходит также, как у RS-триггера с прямыми входами, принимая, что J=S а K=R, за исключением одной комбинации J=R=1, при которой триггер будет переключаться в противоположное состояние при поступлении очередного синхроимпульса, а так работает Т-триггер. Отсюда вытекает способ построения Т-тиггера из JK-триггера.

D-триггер способен задерживать прохождение информационного сигнала cо входа D на выход до поступления очередного синхроимульса, подаваемого на вход синхронизации С.

Путем последовательного соединения триггеров можно построить такие типовые последовательностные устройства, как регистры и двоичные счетчики. В первом случае используют D-триггеры, во втором – T-триггеры.

Регистры предназначены для записи, хранения и выдачи информации в виде двоичного кода числа. Занесение новой информации в регистр называется записью, ее вывод – считыванием, а установка в нулевое состояние – сбросом. Если запись и считывание производятся параллельно, то есть всеми разрядами одновременно, то регистр называется параллельным. Достоинство таких регистров – высокое быстродействие. Регистр , в котором код записывается и считывается последовательно во времени, то есть разряд за разрядом, называется последовательным. Достоинство таких регистров – возможность сдвигать двоичную информацию вправо или влево.

Цифровой счетчик называется двоичным, если его коэффициент счета () будет равен по модулю два , то есть 2,4,8,16 и т.д. Коэффициент счета – это то количество счетных импульсов, которые надо подать на вход счетчика, чтобы он вернулся в исходное состояние. Если , где n – целое положительное число, то счетчик называется недвоичным. У суммирующего счетчика исходное состояние равно нулю, а с приходом очередного счетного импульса его состояние будет увеличиваться на 1. У вычитающего счетчика исходное состояние равно , а с приходом очередного счетного импульса его состояние будет уменьшаться на 1. Реверсивные счетчики могут работать как в режиме сложения, так и вычитания.

Типовые разновидности регистров и счетчиков, обычно, выпускают в виде цифровых микросхем. Нетиповые регистры или счетчики можно синтезировать на базе логических элементов и триггеров. В качестве примера рассмотрим синтез синхронного счетчика на базе JK-триггеров с = 3.

1.Синхронный счетчик с = 3 строится на основе двоичного счетчика, состоящего из двух JK-триггеров, так как

n = ] log [ = ] log 3 [ » 2 ,

где n – число триггеров в счетчике;

]log[ - двоичный логарифм, округленный до большого целого числа.

2.Число избыточных состояний счетчика равно М =2² –= 4 – 3 = 1,

где 2² – число устойчивых состояний двоичного счетчика.

3. Граф переходов счетчика и матрица переходов JK-триггера имеют вид, представленный на рисунке 9.

Овал: 00 Овал: 10 Овал: 01

Вид перехода Входные сигналы

0 0 0 Ф

0 1 1 Ф

11 - избыточное состояние (*) 1 0 Ф 1

Ф – факультативное состояние 1 1 Ф 0

Рисунок 9

4. На основании графа и матрицы строим таблицу 3, которая соответствует таблице истинности функций возбуждения автомата.

Таблица 3

Q₂

Q₁

J₂

K₂

J₁

K₁

K₂ = K₁ = 1

0

5. Полученные в таблице 3 функции возбуждения минимизируем с помощью двух карт Карно, представленных на рисунке 10.

   1            Ф

    0             1

         0          1                                                            0         1

0 0

1 1

Рисунок 10

6. На рисунке 11 представлена схема реализации синтезируемого счетчика, полученная на основе минимизированных логических функций.

1 1

&          TT

J

C

&

K

&          TT

J

C

&

K

1 Q₂

Рисунок 11

Лекция №4

Полупроводниковые запоминающие устройства

Содержание лекции:

- виды запоминающих устройств, их параметры, структура и принцип действия оперативных и постоянных запоминающих устройств, приемы объединения микросхем памяти.

Цели лекции:

- изучить типы полупроводниковой памяти, ее основные параметры, структуру и принцип действия оперативных и постоянных запоминающих устройств, освоить построение памяти заданной структуры.

Для продолжительного хранения или хранения больших объемов двоичной информации используется память, состоящая из полупроводниковых микросхем, выполненных на основе биполярных или МОП-транзисторов. Память состоит из ячеек, которые имеют один или несколько элементов памяти (ЭП), каждый из которых способен запоминать 1 бит информации. Каждая ячейка памяти имеет свой адрес (номер), который должен быть указан при обращении к ней.

По способу хранения информации в ЭП различают статические и динамические запоминающие устройства (ЗУ). В статических используются бистабильные ЭП, в динамических хранение информации осуществляется за счет заряда конденсаторов, которые для обеспечения режима хранения должны периодически подзаряжаться (режим регенерации).

По виду доступа к информации различают ЗУ с произвольным или последовательным доступом. В первом случае возможно произвольное обращение к любой ячейке памяти, во втором – только в порядке возрастания или убывания их адресов, что характерно для внешней памяти.

По выполняемой функции ЗУ можно классифицировать на оперативные запоминающие устройства (ОЗУ) и постоянные запоминающие устройства (ПЗУ). ОЗУ (обозначение микросхем RAM – random access memory) используются для хранения информации, получаемой в процессе работы устройства. Они могут работать в режимах записи и считывания информации и являются энергозависимыми, так как при отключении источника питания информация в них пропадает. ПЗУ хранят информацию, которая не должна изменяться в ходе работы. Они работают только в режиме считывания и энергонезависимы. По способу программирования микросхемы ПЗУ подразделяют на четыре группы: а) масочные (ROM), однократно программируемые изготовителем по способу заказанного фотошаблона (маски); б) с возможностью однократного электрического программирования (PROM) по способу пережигания плавких перемычек на кристалле; в) с возможностью многократного электрического программирования (EEPROM); г) с электрической записью и ультрафиолетовым стиранием (EPROM), для чего в крышке корпуса микросхемы имеется окошко.

Основные параметры ЗУ делят на три группы:

1) классификационные:

1) N – число ячеек памяти;

2) n – разрядность, определяется числом разрядов двоичного числа, хранимого в ячейке;

3) М = N∙n – информационная емкость, измеряемая в байтах (1байт – 8 бит), килобайтах (1Кбайт = 1024 байт),мегабайтах (1Мбайт = 1024 Кбайт), гегабайтах (1Гбайт = 1024 Мбайт) и т.д.;

б) статические:

1) напряжение источника питания;

2) напряжение логической единицы;

3) напряжение логического нуля;

в) динамические:

1) время выборки – интервал времени между подачей входного сигнала и получением на выходе данных;

2) период следования тактовых импульсов.

WR/RD

        DI

        A0

        A1

        CS

       A2

       A3

DO

УС

WR

RD

На рисунке 12 представлена упрощенная структурная схема микросхемы статического ОЗУ с организацией 16x1 (16 элементов памяти с возможностью активизации одного из них).

УЗ

DC

накопитель

Рисунок 12

Для обращения к микросхеме требуется ко входам дешифраторов столбцов и строк подвести четырехразрядный код адреса (А₃,А₂,А₁,А₀) выбранного ЭП, а также инверсный сигнал «Выборка кристалла» (CS), разрешающий обращение к накопителю. Режим микросхемы устанавливается сигналом «Запись – считывание» (WR/RD ). При WR/RD = 0 открывается устройство записи (УЗ) и через информационный вход DI (data input) происходит запись двоичного числа в выбранный ЭП. При WR/RD = 1 открывается устройство считывания (УС) и двоичное число считывается из активизированного ЭП через информационный выход DO (data output).

На рисунке 13 изображена структура типового восьмиразрядного ПЗУ емкостью 2⁹=512 байт =4096 бит, которая хорошо иллюстрирует принципы построения и функционирования ПЗУ. В узлах матрицы 64х64 размещается полупроводниковый прибор (диод, транзистор) с плавкой вставкой (PROM) или без нее (ROM).

Рисунок 13

В каждом угле контакт между адресной и разрядной шинами может быть нарушен посредством разрушения полупроводникового прибора и вставки.

У ПЗУ типа PROM в узлах матрицы наносится слой нитрида кремния, который хорошо хранит электрический заряд. Время обращения зависит от технологии изготовления БИС запоминающих устройств и для биполярных ПЗУ составляет 20….50 нс, для биполярных - 200….600 нс.

В таблице 4 приведены основные параметры некоторых микросхем ОЗУ (обозначение РУ) и репрограммируемых ПЗУ ( обозначения РР при электрическом стирании и РФ – при ультрафиолетовом).

Таблица 4

Обозна-чения микросхем	Органи- зация	Время цикла, нс	Время хранения, Час	Число циклов	Удель- ная Р_пот, мВт/бит	Техно-логия
К500РУ415	1Кх1	25			0,8	ЭСЛ
К541РУ3	16Кх1	150			0,03	И²Л
К573РУ9А	2Кх8	400			0,0005	К-МОП
К565РУ5Б	64Кх1	230			0,0003	n-МОП
К573РР2	2Кх8		15000	10000	0,02	n-МОП
К573РФ6А	8Кх8		5 лет	25	0,004	n-МОП

Создание запоминающего устройства может потребовать объединения однотипных микросхем для увеличения разрядности чисел или общей емкости их хранения.

В первом случае на адресные шины всех микросхем параллельно подаются группы кодов адресов этой части микросхем, а на входы управления также параллельно требуемые сигналы управления. Как видно из рисунка 14а информационные входы и выходы объединяются в соответствующие информационные шины, причем разрядности объединяемых микросхем суммируются.

CS₁

CS₂

A

CS

DI

WR/RD

          DO

CS

A

DI

WR/RD

          DO

CS

A

DI

WR/RD

          DO

CS

A

n

m+2 m

DC

m

а) б)

Рисунок 14

На рисунке 14б показан один из вариантов объединения для четырех микросхем с целью увеличения общей емкости хранимых чисел. В данном случае значения двух старших разрядов (m+2) – разрядной шины адреса А обеспечивают обращение к одной из микросхем. Остальные m разрядов подаются параллельно на адресные входы всех микросхем. Благодаря такому включению любой m – разрядный код, поданный на эти входы, будет адресовать по одной ячейке памяти в каждой микросхеме, а выбираться будет та из них, которая находится в микросхеме с разрешающим значением сигнала CS₂.

Лекция №5

Структура и принцип действия типового микропроцессора

Содержание лекции: Состав, структура и принцип действия 8-разрядного однокристального микропроцессора, назначение основных узлов.

Цели лекции:

изучить основной состав типового микропроцессора, его структуру и принцип действия, освоить назначение основных узлов.

Развитие микроэлектронной технологии привело к появлению микросхем большой и сверхбольшой степени интеграции (БИС и СБИС), которые стали основой для создания микропроцессоров (МП). МП – это программно-управляемое устройство, предназначенное для обработки цифровой информации и управления процессом этой обработки, реализованное в виде одной (однокристальный МП) или нескольких БИС или СБИС (модульный МП). Под обработкой цифровой информации понимается выполнение некоторых арифметических и логических операций. Исходя из определения, данному МП, он должен состоять из арифметико-логического устройства (АЛУ) и устройства управления процессором (УУП). Кроме того, ему необходима внутренняя память, реализованная на регистрах общего назначения (РОН), для хранения кодов и адресов команд и операндов (двоичные слова, участвующие в операциях). На рисунке 15 представлен основной состав МП и внешнее оборудование, необходимое для его нормального функционирования.

Рисунок 15

Как видно из рисунка 15 в качестве внешнего оборудования используются:

а) память (ОЗУ и ПЗУ) для хранения программ и данных;

б) внешние запоминающие устройства (ВЗУ) для увеличения объема памяти (накопители на магнитных лентах, дисках);

в) специальные устройства, предназначенные для ввода в МП или вывода из него информации (УВВ);

г) блок управления для координации управления всех вышеперечисленных узлов.

Функционирование процессора происходит в следующем порядке:

а) выборка из памяти команды;

б) анализ кода операции и определение ее типа, количества операндов и т. п.;

в) вычисление адресов и выборка из памяти операндов;

г) выполнение команды;

д) переход к адресу следующей команды и повторение цикла.

Для изучения основных принципов работы МП выберем наиболее простую его модель фирмы Intel 8080А (аналог - К580ВМ80А). Несмотря на свой многолетний возраст этот МП до сих пор встречается в каталогах фирм и применяется в системах управления различной аппаратурой, где его возможностей хватает.

На рисунке 16 представлена структурная схема однокристального восьмиразрядного МП i8080A, из которой видно, что МП связан с внешним оборудованием через магистральную систему шин: однонаправленной 16-разрядной магистралью адреса (МА), двунаправленной 8-разрядной магистралью данных (МД) и 12 сигналами управления по шине управления (6 входных и 6 выходных).

Данный МП рассчитан на выполнение логических и арифметических операций с 8-разрядными числами в двоичной и двоично-десятичной системах счисления, а также операций с двойной разрядностью.

Функциональное назначение внешних выводов МП следующее:

А₀...А₁₅ - адресная магистраль, обеспечивающая адресацию любой из 2¹⁶ 8-разрядных ячеек памяти или внешнего устройства (ВУ);

Д₀...Д₇ - двунаправленная магистраль данных, используемая для обмена информацией с памятью или ВУ;

СИНХР (SYNC) - выход сигнала СИНХРОНИЗАЦИЯ появляется в начале каждого машинного цикла для временного согласования МП с ВУ;

П (DBIN) – выход сигнала ПРИЕМ указывает на готовность к приему данных, выданных из памяти или ВУ;

ОЖД – выход сигнала ОЖИДАНИЕ указывает, на то, что МП находится в режиме ожидания готовности ВУ к работе;

ЗП (WR) - выход сигнала ЗАПИСЬ указывает, что данные выданы МП и установлены на МД, т.е. могут быть записаны в память или переданы в ВУ;

Зх (HOLD) - вход сигнала ЗАХВАТ указывает на запрос ВУ на управление МА и МД;

Рисунок 16

П.ЗХ.(HLDA) - выход сигнала ПОДТВЕРЖДЕНИЕ ЗАХВАТА указывает на перевод МД и MA в состояние высокого сопротивления, используется при режиме прямого доступа к памяти;

З.Пр.(INT) - вход сигнала ЗАПРОС ПРЕРЫВАНИЯ, поступает от внешнего устройства с требованием прерывания основной программы и перехода на выполнение подпрограммы обслуживания прерывания;

Р.Пр.(INTE) - выход сигнала РАЗРЕШЕНИЕ ПРЕРЫВАНИЯ указывает на состояние внутреннего триггера разрешения прерывания МП;

Г (READY) - сигнал ГОТОВ информирует о готовности ВУ к обмену информацией с МП. При Г = 0 МП будет находиться в состоянии ОЖД;

УСТ (RESET) – вход СБРОС, для сбрасывания в 0 счетчика команд и передачи в регистр адреса нулевого адреса первой команды;

Ф₁ и Ф₂ - входы для подачи тактовых противофазных сигналов Ф₁ и Ф₂, которые определяют тактовую частоту работы МП (2,08; 2,63; 3,125)..

МП i8080A состоит из следующих функциональных блоков:

блока регистров общего назначения PОH, арифметико-логического блока АЛБ, регистра команд РгК, устройства управления УУ и буферов магистрали данных - БФД и магистрали адреса - БФА.

Блок PОH включает в себя шесть программно-доступных регистров: В, С, D, Е, Н, L. Их можно использовать как отдельные 8-разрядные регистры или как три 16-разрядных регистра ВС, DЕ, HL. Регистры W и Z не доступны программисту и используются для выполнения команд внутри МП.

Программный счетчик PC содержит текущий адрес памяти. Содержимое PC автоматически изменяется в течение каждого цикля команды. Указатель стека SP содержит адрес последней записанной в стек информации. PA - регистр для хранения адреса памяти. MX - двунаправленный мультиплексор для связи РОН с магистралью данных.

АЛБ включает в себя 8-разрядное АЛУ, схему десятичной коррекции ДК, 5-разрядный регистр признаков, аккумулятор А, буфер аккумулятора БФА и буферный регистр БФРг. АЛБ осуществляет арифметические операции сложения и вычитания, логические операции И, ИЛИ, ИСКЛЮЧАЮЩИЕ ИЛИ и сдвиги. При проведении операций одно число всегда берется из БФА, а другое - из БФРг. По результату выполнения арифметическо-логических операции АЛБ устанавливает в регистре признаков один из пяти разрядов: бит переноса, дополнительный признак переноса (при обработке двоично-десятичных чисел), бит знака, бит нулевого признака, разряд признака четности.

Регистр команд РгК и дешифратор команд ДШК используются в МП для получения и дешифрации кода команды.

Устройство управления совместно с дешифратором формирует управляющие сигналы для всех внутренних блоков микропроцессора, а также его выходные сигналы управления и состояния.

Буферы МД и МА обеспечивают хранение соответственно данных и адресов на время, необходимое для их обработки.

Выполнение каждой команды производится МП в строгой последовательности, определяемой кодом команды, и синхронизируется во времени сигналами Ф1 и Ф2 тактового генератора. Период синхросигналов Ф1 и Ф2 называется машинным тактом. Машинный цикл - время, требуемое для извлечения одного байта информации из памяти или выполнения команды, определяемой одним машинным словом. Машинный цикл может состоять из 3...5 машинных тактов. Время выполнения команды - время получения, декодирования и выполнения команды. В зависимости от вида команды оно может состоять из I...5 машинных циклов.

Лекция №6

Типовые схемы сопряжения микропроцессорной системы

Содержание лекции:

- структура, принцип действия и характеристики вспомогательных схем сопряжения центрального процессора..

Цели лекции:

- изучить структуру и работу вспомогательных микросхем, предназначенных для сопряжения МП с внешним оборудованием, получить навыки составления структуры процессора на их основе.

МП через систему шин подключается к внешнему оборудованию, образуя микропроцессорную систему (МПС), как показано на рисунке 15. Обработкой информации, управлением потока и интерпретации команд, а также управлением работы шин занимается МП. Функции хранения информации выполняет постоянная и оперативная память. Связь с внешними устройствами осуществляют модули, называемые портами ввода-вывода.

Для стандартного подключения к МП портов внешних устройств и памяти служат схемы сопряжения МП с внешним оборудованием.

Нагрузочная способность МП i8080A по шинной магистрали данных для сигнала логического нуля составляет всего 1,8 мА, а для логической единицы – 0,15 мА. Если суммарная нагрузка по МД или МА будет превышать эти величины, то для электрического сопряжения в микропроцессорной системе необходимо использовать шинные усилители-формирователи, которые позволяют:

а) обеспечить заданную нагрузочную способность шин при одно- и двунапрвленной передаче информации;

б) подключить к МПС удаленные элементы без существенного ухудшения характеристик;

в) согласовывать уровни сигналов между элементами, выполненными на базе различных технологий (ТТЛ, КМОП, n-МОП и т.д.).

В микропроцессорном комплекте i8080A (аналог – КР580) имеются БИС 8286 и 8287 (ВА86 и ВА87 – аналоги), которые представляют собой восьмиразрядные двунаправленные шинные формирователи (ШФ), имеющие два канала А (входы) и В (выходы), один из которых подключается к МП, а другой – к системной магистрали, причем, выходы с тремя состояниями у первой микросхемы – прямые, а второй – инверсные.

Из рисунка 17а, на котором показана функциональная схема ШФ 8286, видно, что управление направлением передачи и ее отключением осуществляется управляющими сигналами T (Transmitter) и OE (Output Enable), подаваемыми на входы усилителей F, соответственно. Передача информации разрешена, при OE = 0, причем, если T = 1, то направление передачи от МП к МД. , При OE = 1 выходы обоих каналов переводятся в третье состояние, когда выходные усилители отключены. ШФ имеют малую нагрузку по входам (0,2 мА при низком входном уровне) и высокую нагрузочную способность выходов (12 мА для выходов А и 32 мА для выходов В при низком уровне выходного сигнала). На рисунке 17б показан пример организации адресной магистрали на двух микросхемах ШФ.

A₀ – A₇

A₀ – A₇

A₀ – A₇

F

.

А

8286х2

T OE

от МП

к МА

1

1

T

OE а) б)

Рисунок 17

В МПС для подключения к магистрали часто используют буферные регистры (БР), которые представляют собой универсальные восьмиразрядные регистры на D – триггерах с тремя состояниями на выходе. В отличие от ШФ буферные регистры способны хранить данные. Благодаря этому они могут выполнять временную буферизацию данных, что составляет важнейшую функцию портов. БФ с тремя состояниями на выходах регистра обеспечивают портам возможность отключения от магистрали по действием управляющих сигналов, а также необходимую нагрузочную способность.

В микропроцессорном комплекте i8080A имеются восьмиразрядные буферные регистры 8282 и 8283 (инвертирующий), которые имеют аналоги ИР82 и ИР83 в серии КР580. На рисунке 18 представлены структурная схема (а) и условное обозначение регистра 8282 (б).

INTA

WO

STACK

HLTA

OUT

M1

INP

MEMR

STB    RG     Z

DI0             DO0

DI1             DO1

DI2             DO2

DI3             DO3

DI4             DO4

DI5             DO5

DI6             DO6

DI7             DO7

OE

                         выход генератора STSTB

C T

D

STB

DO7-DO0 от МП

DI7-DI0

а)

а) б)

Рисунок 18

Из рисунка 18 видно, что БР имеет информационные входы DI0…DI7, выходы усилителей с тремя состояниями DO0…DO7, разрешающий вход строба STB (Strobe), по которому происходит запись информации в регистр (при STB = 0 – режим хранения) и вход ОЕ, низкий уровень сигнала на который разрешает чтение информации по выходам, а высокий уровень сигнала переводит выходы в состояние «отключено».

МП в первом такте каждого машинного цикла выставляет на МА байт своего состояния, который сигналом SYNC записывается в регистр состояния для дальнейшего использования при формировании управляющих сигналов, обращения к ОЗУ и организации различных режимов работы МПС.

На рисунке 18б показана схема включения БР в качестве регистра состояния, на выходе которого формируются десять битов состояния: INTA – подтверждение прерывания; WO – запись – вывод; STACK – стек; HLTA – подтверждение останова; OUT – вывод; M1 – цикл М1; INP – ввод; MEMR – считывание из памяти.

Для упрощения интерфейса центрального процессора разработаны специальные БИС системного контроллера (СК) 8226/28/38 (аналоги: КР580ВК26/28/38), которые осуществляют формирование выходных сигналов МД и сигналов управления ОЗУ и устройств ввода-вывода.

На рисунке 19а показана схема подключения СК 8226. Микросхема содержит двунаправленный магистральный формирователь, регистр состояния и схему формирования управляющих сигналов. Формирователь управляется сигналами, подаваемыми на входы DBIN, HLDA с соответствующих выходов МП, и внешним сигналом размещения магистрали, подаваемым на вход BUSEN (bas enable) с системы прямого доступа памяти (ПДП). Сигнал высокого уровня на входе BUSEN устанавливает все входы контроллера в высокоимпедансное состояние. Байт состояния запоминается по стробу, подаваемому на вход STSTB с одноименного выхода генератора тактовых импульсов (ГТИ), реализованного на микросхеме 8224 (аналог – КР580ГФ24), условное обозначение которого показано на рисунке 19б.

а) б)

Рисунок 19

ГТИ предназначен для синхронизации микропроцессорной системы на основе соответствующего комплекта. Генератор формирует тактовые импульсы частотой до 2,5 МГц, амплитудой 12В, тактовые импульсы 5В для ТТЛ-схем, а также некоторые управляющие сигналы для МПС. Для работы генератора необходимо подключение на входы XTAL1 и XTAL2 внешнего кварцевого резонатора с максимальной частотой 18 МГц с целью стабилизации внутреннего заданного генератора.

Вывод TANK для дополнительного включения LC-контура. Назначение других выводов следующее:

SYNC – вход синхронизации начала цикла от МП;

RESIN – входной сигнал сброса;

RDYIN – вход сигнала готовности ВУ для работы с МП;

OSC – выход гармонического сигнала;

F1,F2 – выходы тактовых импульсов;

STSTB – строб состояния (для фиксации байта состояния МП);

RESET – выходной сигнал сброса;

READY – выходной сигнал готовности.

На рисунке 20 показан один из вариантов построения структуры центрального процессора 8080А на базе вспомогательных БИС соответствующего комплекта.

8286 ШУ

8224 8080A

A       B

T     OE

                 F1

                 F2



         RESET

        REFDY

RESIN

RDYIN

         STSTB

SYNC STSTB

F1

F2          A0 – A15

RESET

READY

                     INTE

                 D0 – D7

                     DBIN

                        WR

HOLD

                  HLDA

INT

                    SYNC

                                                                                                     A0-A15

ШA

5В

8226

Запрос ПДП

Запрос прерывания

Рисунок 20

Лекция №7

Система команд однокристального микропроцессора

Содержание лекции:

- форматы команд, способы адресации, система команд, форма написания программы на языке ассемблера.

Цели лекции:

- изучить форматы команд, основные способы их адресации, разобраться с механизмом действия команд.

Для того, чтобы МП выполнил серию последовательных операций нужна программа. Если она написана на языке высокого уровня, например, на PL/M или СИ, то необходимо знать только язык программирования. При написании программы на языке ассемблера необходимо знать систему команд, то есть знать, какие операции выполняются МП.

Восьмиразрядный МП 8080А имеет вполне определенное количество команд, равное 78, поэтому его называют МП с жесткой системой команд, наращивать и изменять которые нельзя.

Каждая команда имеет определенную структуру (формат), в которой можно выделить поле кода операции (КОП) и поле операнда, определяющее числа (операнды), участвующие в операции в соответствии с КОП. Для команд используются три вида формата:

а) однобайтный, в котором несколько старших разрядов отводится под КОП, а остальные под адресацию операндов;

б) двухбайтный, в котором первый байт отводится под КОП, а второй – под восьмиразрядный операнд или номер устройства ввода-вывода;

в) трехбайтный, в котором первый байт отводится под КОП, а второй и третий – под шестнадцатиразрядный операнд или адрес ячейки памяти.

Способ определения операнда на основе структуры команды называется способом адресации. Использование нескольких способов адресации расширяет возможности при составлении программы. Выбор того или иного способа адресации определяется:

- минимальным объемом памяти для хранения программы;

- наименьшим временем выполнения программы;

- набором команд, которыми располагает данный МП.

Поскольку техника адресации редко удовлетворяет сразу обоим первым требованиям, находят компромиссное решение.

Наибольшее распространение получили следующие способы адресации:

а) прямая адресация. При этом способе адресации за КОП должен следовать адрес данных, участвующих в операции. Этим адресом может быть адрес памяти (трехбайтная команда), имя регистра (однобайтная команда), номер порта ввода или вывода (двухбайтная команда);

б) непосредственная адресация. При этом способе адресации операнд сразу следует за КОП., то есть его не надо искать, он находится в «теле» команды. Операнды хранятся в памяти непосредственно за ячейкой, содержащей КОП. Команды с непосредственной адресацией бывают двухбайтные (КОП – восьмиразрядный операнд) и трехбайтные (КОП – шестнадцатиразрядный операнд);

в) косвенная адресация. При этом способе адресации фактически используются два адреса. Первый трехразрядный адрес находится в «теле» команды и является символическим именем одного из регистров регистровой пары, в которой находится второй шестнадцатиразрядный адрес операнда, хранимого в ячейке памяти. Команды косвенной адресации, обычно, имеют однобайтный характер. Косвенная адресация часто сочетается с другими видами адресации, например, непосредственная косвенно-регистровая адресация.

Условно систему команд можно разбить на пять групп:

а) команды пересылок;

б) команды арифметических операций;

в) команды логических операций;

г) команды перехода;

д) специальные команды.

В дальнейшем, при написании команд используется символический язык и приняты следующие обозначения: R – один из РОН (B,C,D,E,H,L) или аккумулятор, RP – одна из регистровых пар (BC,DE,HL,SP), D8 – восьмиразрядный операнд, D16 – шестнадцатиразрядный операнд. В таблице 5 представлены трехразрядные коды, соответствующие именам регистров общего назначения и ячейке памяти М (memory), адрес которой определяется содержимым регистровой пары HL.

Таблица 5

РОН и М	B	C	D	E	H	L	M	A
Коды	000	001	010	011	100	101	110	111

Команды пересылок осуществляют передачу данных из одного блока в другой, при этом сначала определяют приемник, а потом источник данных. Если работают с ячейкой памяти, то ее адрес определяется содержимым регистровой пары HL (старший байт в H, а младший – в L). Рассмотрим действие некоторых команд пересылок:

MOV Rd,Rs; Rd Rs – отправка содержимого регистра источника (Rs) в регистр приемник (Rd);

MVI R,D8; R D8 – отправка восьмиразрядного операнда в регистр R;

LDA D16; A M (D16); - загрузка в аккумулятор содержимого ячейки памяти, адрес которой определяется числом D16;

LXI RP,D16; RP D16 – загрузка регистровой пары RP числом D16;

OUT D8; ПОРТ(D8) A – содержимое аккумулятора передается в порт с номером D8;

IN D8; A ПОРТ(D8) – содержимое порта с номером D8 передается в аккумулятор.

PUSH RP; SP – 1 Rh; SP – 2 Rl; SP SP – 2 – содержимое старшего регистра (Rh) регистровой пары отправляется в ячейку памяти по адресу, который на единицу меньше содержимого указателя стека SP, а содержимое младшего регистра (Rl) – в ячейку памяти, адрес которой меньше содержимого SP на два.

POP RP; Rl SP; Rh SP + 1; SP SP + 2 - содержимое ячейки памяти, адрес которой определяется содержимым SP, засылается в Rl, а содержимое ячейки памяти, адрес которой на единицу меньше содержимого SP засылается в Rh. Содержимое регистра SP увеличивается на два.

Команды арифметических операций выполняются в АЛУ МП. К ним относятся операции сложения и вычитания. Один из операндов при этих операциях всегда помещается в аккумулятор, который неявно адресуется КОП, а второй операнд помещается в регистр (ячейка памяти), имя которого определяется трехразрядным двоичным кодом, следующим за КОП. Результат операции помещается в аккумулятор, стирая операнд, который раньше там хранился. К командам арифметического сложения относятся:

ADD R; A A + R - сложение содержимого аккумулятора с содержимым заданного регистра;

ADI D8; A D8 + A – сложение числа D8 с содержимым аккумулятора;

ADC R; A A + R + CY – сложение операндов с учетом признака переноса СY;

INR R; R R + 1 – инкремент, или увеличение на единицу содержимого регистра или ячейки памяти

К командам вычитания относятся:

SUB R; A A – R – вычесть из содержимого аккумулятора содержимое регистра или ячейки памяти;

SUI D8; A A – D8 - вычесть из содержимого аккумулятора восьмиразрядное двоичное число;

SBB R; A A – R – CY – вычитание операндов с учетом признака переноса CY (заем);

DCR R; R R – 1 – декремент или уменьшение на единицу содержимого регистра или ячейки памяти

Команды логических операций позволяют выполнять следующие действия:

ANA R; A A R – логическое умножение И;

ORA R; A A R – логическое сложение ИЛИ;

XRA R; A A R - исключающее ИЛИ;

CMA – А А – обратный код содержимого аккумулятора;

CMP R; A – R – сравнение двух чисел;

RLC – циклический сдвиг влево на один разряд, причем старший разряд замещает младший и одновременно разряд триггера переноса;

RRC - циклический сдвиг вправо на один разряд, причем младший разряд замещает старший и одновременно разряд триггера переноса.

Команды передачи управления предназначены для изменения нормального последовательного хода программы путем ее прерывания подачей одной из команд передачи управления. Рассмотрим два типа команд:

а) безусловные, по которым переход в программе осуществляется по адресу, который указывается в команде. Например, команда JMP D16 отправляет по адресу D16;

б) условные, по которым переход осуществляется только при появлении какого-либо условия, формируемого регистром признаков: NZ – не нуль. Z – нуль, NC – нет переноса, C – перенос, PO – нечетность, PE – четность, P – плюс, M – минус. Прибавляя символ условного перехода J к обозначению того или иного признака получаем команду условного перехода. Например, команда JNZ D16 выполняется при ненулевом результате предыдущей операции и отправляет по адресу D16.

Специальные команды не передают и не обрабатывают информацию, а используются для управления МП.

Команда HLT позволяет остановить выполнение программы, а команда NOP – не задает выполнение операции, а позволяет перейти к очередной команде с задержкой на четыре такта Т. Команды EI и DI обеспечивают программное разрешение или запрет режима прерывания соответственно.

Достоинством языка ассемблера является то, что все элементы программы представлены в символической форме, отражающей их содержательный смысл. В качестве алфавита допустимых символов принят код ASCII (американский стандартный код для обмена информацией). Преобразование символических имен команд в двоичные коды возлагается на специальную программу - ассемблер, которая освобождает программиста от трудоемкой работы. При наличии в программе синтаксических ошибок ассемблер в процессе трансляции выдает сообщения об ошибках.

Каждая строка ассемблера соответствует одной команде или директиве и может содержать четыре поля:

МЕТКА КОД ОПЕРАНД КОММЕНТАРИЙ

STORE: STA 8000H Запомнить содержимое

аккумулятора в ячейке памяти с адресом 8000

MVI С,ОАН Загрузить в регистр С число A

MASK EQU 0FH Директива эквивалентность

Метка (в программе необязательна) используется для символического обозначения адреса перехода команд передачи управления. Поле КОД содержит символическое имя выполняемой команды или директивы, например, MOV - переслать, ADD - сложить, ORG – начальный адрес массива, END – прекращение трансляциии т.д. Поле ОПЕРАНД определяется в зависимости от поля КОД и может содержать один или несколько операндов, разделенных запятой, в качестве которых используются данные и символические обозначения внутренних регистров МП. Поле КОММЕНТАРИЙ содержит пояснение тех действий, которые производятся командой. Содержание этого поля ассемблером игнорируется.

Лекция №8

Принципы организации микропроцессорной системы

Содержание лекции:

- модульный принцип построения микропроцессорной системы, интерфейс, варианты шинной организации, способы программно-управляемого обмена, адаптеры программируемых параллельного и последовательного ввода-вывода.

Цели лекции:

- изучить основные понятия и приемы, используемые при организации МПС, познакомиться с тремя способами программно-управляемого обмена, оценить работу параллельного и последовательного интерфейсов.

При реализации современных МПС широко используется модульный принцип, в соответствии с которым МПС строится из набора устройств и блоков - модулей, реализующих законченные функции и обладающих свойством независимости от других модулей. Для соединения модулей между собой служат проводники для передачи сигналов - шины. Шины, объединенные по функциональному признаку, называются магистралью. Совокупность шин, связывающих два модуля и алгоритм, определяющий порядок обмена информацией между ними, называется интерфейсом. Интерфейс характеризуют его ширина (максимальная разрядность передаваемых по нему данных) и скорость (бит/с).

На рисунке 21 показано использование единого (системного) интерфейса, к которому подключаются все устройства, входящие в состав МПС. Периферийные устройства (ПУ) подключаются к единому интерфейсу через контроллер, предназначенным для управления ПУ. Каждый тип ПУ требует применения специфичного контроллера. ПУ подключается к контроллеру с помощью интерфейса устройства.

Рисунок 21

Применение единого интерфейса обуславливает следующие правила обмена информацией:

а) информация передается словами, ширина интерфейса обычно равна длине слова памяти;

б) в каждый момент времени обменивается информацией одна пара устройств - источник и приемник;

в) прямой обмен информацией между двумя ПУ невозможен: источником или приемником информации всегда является процессор или память.

Для шинной организации МПС используются двухшинная или трехшинная структуры. На рисунке 22 показана двухшинная структура. Сокращение количества шин достигается за счет объединения адресной шины и шины данных. При этом возникает так называемая мультиплексируемая шина, по которой в одни моменты времени передаются адреса, а в другие - данные. Это позволяет значительно сократить количество выводов МП БИС.

Рисунок 22

Во всех МПС применяется программно-управляемый обмен данными с ПУ. При этом обмен идет под управлением программы через регистры процессора одним из трех способов - синхронным, асинхронным и по прерыванию.

При синхронном обмене синхронизирующие сигналы МП задают временной интервал, в течение которого производится обмен с ПУ.

При асинхронном обмене интервал между командами передачи данных задается самим внешним устройством. При этом МП тратит время на ожидание готовности ПУ к обмену и во время этого ожидания не производит никакой другой работы по обработке данных.

Обмен по прерыванию программы отличается от асинхронного обмена тем, что готовность ПУ к обмену проверяется при помощи аппаратных средств МПС. При этом МП выполняет какую-либо из программ (основную, фоновую), не связанную с обменом. Когда ПУ готово к приему или выдаче информации, оно посылает сигнал готовности, воспринимаемый контроллером прерываний (КП). КП прерывает исполнение основной программы и передает управление подпрограмме, организующей нужный вид обмена данными. Когда выполнение подпрограммы завершается, возобновляется работа МПС по основной программе.

Обмен большими массивами данных с памятью осуществляется в режиме прямого доступа к памяти (ПДП) под управлением контроллера прямого доступа в память. В этом режиме шины данных и адресов отдаются в распоряжение ПУ и МП в операциях обмена участия не принимает.

Для обеспечения связи МП с различными внешними устройствами разработаны контроллеры (адаптеры), обеспечивающие связь с ПУ по стандартному параллельному каналу передачи данных (PPI – программируемый периферийный (параллельный) интерфейс, реализованный на БИС 8255А, аналог – К580ВВ55) и связь с ПУ по стандартному последовательному каналу передачи данных (PCI – программируемый связной (последовательный) интерфейс, реализованный на БИС 8251А, аналог – К580ВВ51А)..

На рисунке 23 представлен адаптер PPI 8255А, который обеспечивает подключение ПУ к шине данных системного интерфейса МПС через три независимых двунаправленных канала (порта) ввода-вывода: А, В и С. Управляющие сигналы определяют режим работы (синхронный, асинхронный, чтение, запись) и используемые для обмена каналы.

Рисунок 23

Программирование PPI осуществляется подачей в его регистр (РУС) управляющего слова, с помощью которого, при первом его формате, задается направление передачи каждого из портов и один из трех режимов работы:

а) режим 0 – простой ввод-вывод данных в синхронном режиме побайтно через порты А,В, и С или дополнительно через порт С- потетрадно;

б) режим 1 – стробируемый ввод-вывод, при котором происходит обмен данными с ПУ через порты А и В в асинхронном режиме и режиме прерывания программы, сопровождаемая управляющими сигналами, проходящими через порт С;

в) режим 2 – двунаправленная магистраль обмена данными с ПУ через порт А в режиме прерывания программы, при этом пять разрядов порта С используются для передачи и приема управляющих сигналов. Порт В можно запрограммировать на работу в режимах 0 и 1.

Второй формат управляющего слова используется для установки или сброса произвольного разряда порта С.

На рисунке 24 представлено приемно-передающее устройство PCI 8251А, предназначенное для преобразования информации, снимаемой с МД МПС из параллельной формы в последовательную и обратно. Другое название устройства - универсальный синхронно-асинхронный приемопередатчик. Устройство имеет в своем составе два независимых последовательных интерфейса: ввода (приемник) и вывода (передатчик). Связь приемника и передатчика БИС с системным интерфейсом МПС осуществляется через двунаправленный буфер данных по шине данных.

Рисунок 24

Схема управления PCI служит для формирования внутренних управляющих сигналов из сигналов системного интерфейса. Она содержит регистры слова приказа и слова режима, содержимое которых определяет режим работы устройства: синхронный или асинхронный . В слове режима также задается скорость передачи, длина передаваемого символа, количество стоп-битов, наличие проверки на четность.

Литература

1. Цифровая и вычислительная техника: Учебник под ред. Э.В.Евреинова.- М.: Радио и связь, 1991. - 464 с.

2. Угрюмов Е.П. Цифровая схемотехника.- СПб.: БХВ – Санкт-Петербург, 2000. - 528 с.

3. Гольденберг Л.М. и др. Цифровые устройства и микропроцессорные системы. Задачи и упражнения: Учебное пособие. - М.: Радио и связь,1992 . - 256 с.

4. Пухальский Г.И. Проектирование микропроцессорных систем: Учебное пособие для вузов.- СПб.: Политехника, 2001.–544 с.

5. Бойко В.И., Гуржий А.Н., Жуйков В.Я. и др. Схемотехника электронных устройств. Цифровые устройства.- СПб.: БХВ – Петербург, 2004. – 512 с.

6. Бойко В.И., Гуржий А.Н., Жуйков В.Я. и др. Схемотехника электронных устройств. Микропроцессоры и микроконтроллеры.- СПб.: БХВ – Петербург, 2004. – 464 с.

7. Калабеков Б.А. Цифровые устройства и микропроцессорные системы: Учебник для техникумов связи.- М.: Горячая линия –Телеком, 2000. – 336 с.

8. Бирюков С.А. Применение цифровых микросхем серий ТТЛ и КМОП.2-е изд.- М.: ДМК, 2000. - 240 с.

9. Новиков Ю.В., Скоробогатов П.К. Основы микропроцессорной техники. Курс лекций. – М.: ИНТУИТ.РУ. «Интернет-университет информационных технологий», 2003. – 440 с.

Содержание

Лекция №1 Арифметические и логические основы цифровой техники ........ .3

Лекция №2 Анализ и синтез комбинационных устройств ……………..….… 7

Лекция №3 Анализ и синтез работы последовательностных устройств ……11

Лекция №4 Полупроводниковые запоминающие устройства ……………… 15

Лекция №5 Структура и принцип действия типового микропроцессора ….. 19

Лекция №6 Типовые схемы сопряжения микропроцессорной системы …….23

Лекция №7 Система команд однокристального микропроцессора .………... 27

Лекция №8 Принципы организации микропроцессорной системы .………..31

Литература ………………………………………………………..……………. 35

Св.план 2006 г. поз. 167

Святослав Николаевич Петрищенко

ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ

конспект лекций для студентов специальности 050719 –

Радиотехника, электроника и телекоммуникации дистанционной формы обучения

Редактор

Т.С.Курманбаева

Подписано в печать Формат 60x84 1/16

Тираж 100 экз. Бумага типографская №1

Объем уч.-из.л. Заказ цена тн.

Копировально-множительное бюро

Алматинского института энергетики и связи

050013, Алматы, Байтурсынова, 126